オールウエットULSI作製プロセス

2012-0712-04
研究者名
所属
専門分野
デバイス関連化学,ナノバイオサイエンス,電子・電気材料工学
キーワード

背景

ULSI内の金属配線は主にバリア層と銅配線から構成されている．バリア層は基板Siへの銅拡散を防止するために設けられた層であり，今日のプロセスルールでは数ナノメートルの厚さまでの薄膜化が求められている．一方，銅フィリングに対しては微細化と高アスペクト比化が進むトレンチ内部への欠陥が無いスパーフィリングが求められている．これらの形成には同時にローコストプロセスの条件を満たすことが要求されている．

シーズ概要

本技術は，シリコン基板，low-k基板，ポリイミド基板上へのバリア層形成およびその後に続く銅配線を提供する．無電解めっき法を用いて成膜したバリア膜では，6nm厚さまでの薄膜化を確認している．また無電解めっき，あるいは電気めっきを用いての微細トレンチへの銅埋め込みおよび保護層形成に成功している．

応用・展開

ULSI内部配線および半導体パッケージや電子回路部品間の信号伝送を行うための配線・インターコネクション技術に関わり，これらオーダーが異なる配線全てに適用可能である．

優位性

本技術はULSI配線を最も得意にし，配線プロセスの全行程に対して，本オールウエット方式の適用が可能である．半導体パッケージや電子回路部品間の配線においてもその微細化により，バリア層の形成および薄膜化の必要性が考えられつつある．本技術は，基板材質を選ばず，ULSI技術からの適用が可能であり，将来技術として有用である．

提供目的

受託研究、共同研究、技術相談

資料

  • オールウエットによる微細配線形成プロセス

関連論文

  • 1.M. Yoshino, H. Aramaki, I. Matsuda, Y. Okinaka, and T. Osaka, "Effect of Organosilane Underlayer on the Effectiveness of NiB Barrier Layer in ULSI Metallization", Electrochem. Solid State Lett., 12, D19 (2009) .
  • 2. T. Osaka, N. Yamachika, M. Yoshino, M. Hasegawa, Y. Negishi, and Y. Okinaka, "Factors affecting electrical resistivity of electrodeposited copper", Electrochem. Solid State Lett., 12, D15 (2009).
  • 3.T. Osaka, H. Aramaki, M. Yoshino, K. Ueno, I. Matsuda, and Y. Shacham-Diamand, "Fabrication of Electroless CoWP/NiB Diffusion Barrier Layer on SiO2 for ULSI Devices", J. Electrochem. Soc., 156, H707 (2009).
  • 4.T. Osaka, S. Wakatsuki, T. Masuda, M. Yoshino, N. Yamachika, J. Sasano, I. Matsuda, and Y. Okinaka, "A wet process for forming an adhesive copper layer on polyimide film", Electrochemistry, 76, 191 (2008).

関連特許

  • 特許 4931196 「無電解銅めっき浴、無電解銅めっき方法及びＵＬＳＩ銅配線形成方法」
  • 特許 4911586 「積層構造、超ＬＳＩ配線板及びそれらの形成方法」

他のシーズ

掲載日: 2012/07/12