表題番号：2012B-198
日付：2013/05/08
研究課題電力回収可能なＡＣ電源駆動チャージリカバリロジック回路とその応用に関する研究
| 研究者所属（当時） | 資格 | 氏名 | |
|---|---|---|---|
| （代表者） | 理工学術院 | 教授 | 吉原 務 |
- 研究成果概要
- 1）研究の目的および背景
集積回路の大規模化と動作周波数の高速化に伴い、消費電力が急速に増加しており、低消費電力化が大きな技術課題となっている。スケーリングで素子の微細化とともに低消費電力化を達成するアプローチは素子の微細化の限界を迎えている。
回路に充電したエネルギーを再利用し消費電力を低減するという、Charge Recovery Logic回路が提案され研究が進んでいる［1］。Charge Recovery Logic回路は、回路の電源を従来のＤＣ電源からＡＣ電源に置き換えるものであり、共振回路によるAC電源を利用することでエネルギーを回収し低消費電力化を可能とする。
図１にエネルギー回収の原理を示す。ＡＣ電源が低電圧から高電圧に変化する時、回路負荷を充電し、高電圧から低電圧に変化する時、回路の負荷は放電し、エネルギーは回収される。
本研究はCharge Recovery Logicの基本回路と応用に関する研究である。
2）研究課題
研究課題は下記の二つである。
１）低消費電力・高速のパルスブースト回路の検討
Charge Recovery LogicリカバリロジックはAC電源で論理回路を駆動するため、
論理判定する回路とその結果を増幅する回路からなる、ブーストロジックが必要で
ある。ブーストロジック回路の課題は、論理判定部回路の低電力化、高速化の課題が
あり、各種の回路が提案されているが、従来回路は論理判定部には依然としてDC電
源供給がなさてれおり、完全なCharge Recovery Logicになっていないという問題
がある。
２）チャージリカバリロジックの応用回路の検討
チャージリカバリロジックの利点を生かした応用回路の検討が課題である。
3）研究内容
２相クロック駆動疑似NMOSパルスブースト回路（PNBL）を提案、応用としてLDPC（Low
Density Parity Check）に適用し、チップを試作した。
４）研究成果
・チャージリカバリロジック回路の新規なブースト回路 PNBL（Pseudo NMOS Pulse
Boost Logic)を提案した。
・上記PNBLを大規模ロジック回路LDPC(Low Density Parity Check)に適用、チップ
試作を行い、1pJ/cycleの低消費電力を実現した。