表題番号:2012A-603 日付:2014/02/28
研究課題世界最速を達成するメニーコアプロセッサのキャッシュ構成シミュレータの研究開発
研究者所属(当時) 資格 氏名
(代表者) 理工学術院 教授 戸川 望
(連携研究者) 基幹理工学研究科 博士後期課程2年 多和田 雅師
研究成果概要
 現在,我々の身の回りにあるデジタルテレビ,ハードディスクレコーダ,携帯電話,自動車,エアコン,炊飯器などあらゆる電化製品に,ほぼ必ず大小の「組込みプロセッサ」が組み込まれている.我々の豊かで安全・安心な生活に組込みプロセッサの性能・価格は密接に関わってきている.とりわけ半導体加工技術の進歩に伴い,組込みプロセッサのトレンドは単一プロセッサコアから複数のプロセッサコアを集積したメニーコアプロセッサが主流となっている.
 高性能化されたメニーコアプロセッサは,内部に「キャッシュメモリ」を搭載している.キャッシュメモリとは,メニーコアプロセッサの性能と,SDRAMなどの外部メモリの性能とのギャップを補償するために,プロセッサと外部メモリの間を仲介するメモリシステムであるが,キャッシュサイズそのものの増大ならびに半導体の微細化によるリーク電流の増大を主な原因として,キャッシュの面積は,プロセッサ全面積のうち最大で60%~80%にも達し,同様にその消費電力は最大で50%~70%にも達する.極端に言えば,メニーコア組込みプロセッサの価格・性能を決定づけるのはもはやキャッシュメモリである.とりわけメニーコアプロセッサのメモリ構成は,各プロセッサコアに固有のL1キャッシュ,また複数のプロセッサコアに共有されるL2キャッシュ,L3キャッシュより構成され,単一のプロセッサに比較し極めて複雑なものとなる.特定の応用プログラムが与えられたとき,メニーコア組込みプロセッサのキャッシュの振舞いを正確に知ることは,その価格・性能の決定に大きく寄与することになる.
 以上の背景のもと,本研究ではメニーコアプロセッサのキャッシュに特有な数理的性質を発見・証明すると共に,ここまでの数理的性質を適用することで,超高速なメニーコアプロセッサのキャッシュ構成シミュレーション技術の開発した.本研究の成果は主に以下の2点に集約される:

(1) キャッシュ構成シミュレーションは,単一構成のキャッシュシミュレーションを複数回行うことで実現できる.しかし,この手法は現実的でない時間がかかる可能性がある.複数のキャッシュ構成をまとめて同時にシミュレーションすることができれば実行時間を短縮できる.
 複数のキャッシュ構成をまとめて同時にシミュレーションするためには,同時に複数のキャッシュ構成を表現するデータ構造が必要となる.ひとつのデータ構造を探索,更新することで複数のキャッシュ構成で探索,更新が行われるようなデータ構造を構築することができれば高速なキャッシュ構成シミュレーションを実現できる可能性がある.
 そこで本研究では,キャッシュの「連想度」に着目し,連想度の異なる複数のキャッシュ構成を「ひとつのデータ構造で表現する手法」を提案した.

(2) 上記(1)で提案した,複数のキャッシュ構成を同時に表現するデータ構造を計算機上に実装し,実際にメニーコアプロセッサのためのキャッシュ構成シミュレータを構築した.構築したキャッシュ構成シミュレータは,従来のキャッシュ構成シミュレーションに比較して,キャッシュのヒット/ミスを正確に,かつ,20倍の高速化を実現していることを確認した.