表題番号：2009B-253 日付：2010/04/09
研究課題カスタマイズ可能ＩＰを用いたＳｏＣ実現手法とその応用システム構築に関する研究
研究者所属（当時） 資格 氏名
（代表者） 理工学術院 教授 渡邊　孝博
研究成果概要
本研究ではカスタマイズ可能なIPリソースを利用したSoC(System on a Chip)およびNoC(Network on a Chip)の設計方式を研究する
とともに、カスタマイズ作業とその支援環境方式を開発評価することを目的に行った。
　カスタマイズ可能なIPとして、Rip-upIPと呼ぶ方式を既に開発しているが、今年度はIP種類の拡大を狙って、DSPのIP化とそのカ
スタマイズ方式、ビット幅をパラメータとするカスタマイズ処理を研究し、これに対応するように設計環境改良の設計を行った。
特にカスタマイズ可能なDSPのテーマでは、従来のインストラクションレベルでカスタマイズする方式から、アルゴリズムレベルで
カスタマイズする方式を検討し、IP利用者にとっての使いやすさの向上を目指した。この手法はIPの利用度をさらに高めることがで
き、また、カスタマイズ可能IPの品種数を拡大することにもつながる。
　SoCについては、DSPとプロセッサから構成された組込システムをモチーフにして、DSPの代わりに複数のプロセッサIPからなるマルチプロセッサシステムを設計し、FPGA上に実装して、設計効率や性能を評価した。また、NoCについては、二次元平面上に配置されたIPコア間のネットワーク構造(トポロジ)、ルータ回路、および　ルーティング戦略を検討し、レイテンシ、スループット、消費電力などの観点から評価し、有効なNoCの構成を明らかにした。ここで評価のための具体的事例としては、ANN(Artificial Neural Network)を想定した。これらの研究を通して、大規模なシステムを構築するのに必要なIP群と性能、カスタマイズ要求の条件を検討した。
　一方、有力なIPセットを提供することも重要である。そこで、プロセッサIPの高性能化とIP設計に利用される基本回路の生成に関
わる研究を平行して行った。前者ではIPの低消費電力を目標に、特にキャッシュ構造の新方式を提案し、シミュレーションにより効
果を確認した。後者ではGAを用いた新しい回路生成・最適化方式を提案し、実験で良質な回路が生成できることを実験的に確認した。
　以上の研究成果は別項の研究成果発表で記すように、随時、国際会議や学術雑誌等で発表した